Aldec Riviera V2007.02 加速驗証模擬技術 英文版 
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
HoneRiSO Rip 
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
軟體名稱: Aldec Riviera V2007.02 
語系版本: 英文版 
光碟片數: 單片裝 
保護種類: 破解檔 
破解說明: 見最底下 
系統支援: Windows NT/2000/XP 
硬體需求: http://www.aldec.com/products/riviera/configurations 
軟體類型: 加速驗証模擬技術 
更新日期: 2007.06.12 
軟體發行: Aldec(o.DDiTy) 
官方網站: http://www.aldec.com/products/riviera 
中文網站: http://www.eettaiwan.com/ART_8800365078__NP_6c1cf107.HTM 
軟體簡介: (以官方網站為準) 
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
Aldec 公司發佈了具有全新系統級模擬引擎和提升了SystemC 除錯功能的系統級平 
台(SLP) Riviera 2007.02。 該系統級平台採用一種為用於系統級驗証而設計全新 
模擬技術。 
 
此系統級平台整合了完全重新設計模擬引擎，可有效縮短閘級和時序驗証模擬的執 
行時間。利用SLP，Riviera能對包含 Verilog網表的任何設計進行模擬，並自動在 
新的SLP引擎和標準模擬引擎之間分配模擬任務。 
 
除了 Verilog性能外，新版Riviera還透過最佳化Vital庫，使VHDL時序模擬執行時 
間縮短了3倍。Riviera 2007.02 擴充了對 SystemC 的支援，允許保存 SystemC訊 
號的歷史紀錄，並由 Riviera 模擬資料庫(.asdb)顯示。 
 
而除了 Simulink 介面，Riviera 還提供了與 Matlab 同時模擬的功能。其介面將 
數學運算、分析、可視化、演算法開發環境和 HDL硬體建模和模擬環境完全連接了 
起來，因而能夠直接調用或實現 Verilog 或 VHDL 中任何內部函數及 M 語言函數 
的可視化。 
 
Riviera 2007.02 還能為 VHDL 產生VCD 輸出，為工程技術人員提供了產業標準列 
印格式的模擬結果。支援 Unix、Windows和 Linux 
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
 
站長安裝測試環境與安裝說明: 
-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=
‧測試環境 Windows XP Service Pack 2 繁體中文版、P4-2.8G 中央處理器 
  、512Mb 記憶體、NTSF 格式 80.0Gb 硬碟。 
 
‧見光碟 "安裝說明.txt" 中文說明 
 

-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=-=